Первый российский литограф уже создан и проходит испытания

что там? Я знаю что его там нет. Там есть только графический дизайн для системы SOC

Этот курс научит вас распознавать, какую цифровую логику будет синтезировать ваш код VHDL. В курсе мы рассмотрим 20 примеров модулей VHDL и проанализируем разработанные (RTL) и синтезированные списки соединений в инструменте реализации Xilinx Vivado FPGA.

Работодатели часто говорят мне, что самая большая проблема при найме новых дизайнеров VHDL заключается в том, что младшие сотрудники не до конца понимают, какую логику будет создавать их код VHDL.

Более опытные специалисты по FPGA при кодировании VHDL обычно думают с точки зрения логики, а не алгоритмов. Но могут быть нюансы, о которых вы не подумали, которые могут повлиять на синтезированный список соединений, даже если вы уже давно в игре.

Курс начинается с некоторых базовых примеров, но на последующих уроках показаны более сложные закономерности и их различия. Последние семь из 19 уроков посвящены конечным автоматам (автоматам).

хватит пороть хрень,
в СССР вокруг школы валялись бычки и списывание было нормой.
Сейчас списывай, не списывай, а к ЕГЭ надо что-то знать.

но в большинстве случаев не надо

Но могут быть нюансы, о которых вы не подумали

Источник: Первый российский литограф уже создан и проходит испытания

Ну ты пример таких нюансов хоть приведи, не смотреть же кино по богопротивному VHDL ради этого

Ну ты пример таких нюансов хоть приведи, не смотреть же кино по богопротивному VHDL ради этого

Ну ты пример таких нюансов хоть приведи

для плавающей запятой

Чеита? Вроде точка всегда плавала

в верилоге нет

это SystemVerilog

это SystemVerilog

Может быть ещё фиксированная.